打破Chiplet的最后一道屏障：全新网络系统标准UCIe宣告成立

并不相同做到密切关系的常规，以便每个人都有一同的基础来文书工作。

不足为奇的是，这个初始完整版的 UCIe 来自IBM，IBM将常规规范贡献给业界，并将成为 UCIe 该联盟。几十年来，IBM直至统筹多项一举成名的停止使用式联接新科技的初步开发——其里最轻要的是 USB、PCIe 和 Thunderbolt 3。但无论如何，在他们看里的下一波量化风潮新科技的改进，想到他们赠与零差距联接新科技来设法服务业转变依然可能会让人有少许震惊。不过，请求不要误可能会，这不是IBM都有的意在，赞成新常规的的公司以及即将组建的该联盟就是；还有。（只要你想到有来自IBM和 AMD 的高阶讲师在同一个月所电话里，你就发觉再次发生了大事）

UCIe 借鉴了IBM早期的高阶接口汇流排 (AIB) 新科技。IBM此前曾在 2020 年将该新科技赠与给 CHIPS 该联盟，因此这不是IBM第一次以停止使用的方式也发布该新科技的一个完整版。但 UCIe 是迄今规模最主要（也是最热衷于于小芯片）的努力文书工作，IBM的晶圆厂两者之间竞争以及 CPU 新设计两者之间竞争的赞成就是；还有。

至于UCIe常规规范本身，我们来时说它做了什么，不除此以外什么。该常规规范涵盖了天体物理学层，列出了小芯片两者之间通信控制系统的机械制造波形常规，以及天体物理学闸口的使用量和赞成的凸块较宽。该常规规范涵盖了备忘录层，定义了延展在这些波形上的愈来愈高阶别的备忘录，以知晓所有章节并透过必要的动态集。

然而，常规规范很难涵盖的是常用在小芯片密切关系透过天体物理学链接的PVC/连接线新科技。例如，这不是IBM放弃 EMIB 或 Foveros。比如说，UCIe 与连接线无关。小芯片可以通过扇出桥、硅里介层、EMIB 连结，甚至在增益较极低的装置的只不过，甚至只是一个都可的旧有机基板。UCIe 力图与所有这些四人文书工作，因为桥本身直觉上是一个dumb pipe ，常用在小芯片密切关系链路电波形。只要一个小芯片符合常规（除此以外凸块较宽），它就可以与另一个 UCIe 小芯片通信控制系统。

关于这一点，UCIe 1.0 基本上很强两个性能指标/有用性常规分级。不对名为的“常规PVC”分级的基准是为应用于传统有机基板的极低增益装置新设计的。这些构件将应用于多达 16 条样本闸口、100μm + 凸块较宽和适配闸口弧度。在扩建工程技术上，这就像通过的现代 PCIe 交换机连结两个装置，但将它们摆放得愈来愈近了。

同时，第二套常规规范涵盖了 UCIe 文书工作组看来“高阶PVC”的章节，涵盖了所有基于均匀分布硅桥的新科技，如 EMIB 和 InFO。先进设备的PVC基准要求愈来愈小的凸块较宽（大约 25μm 到 55μm）以及由于愈来愈高的反射率和小于 2mm 的更加短的闸口范围，每个炮兵部队的闸口数是 4 倍。UCIe 推广者选用最仅有面的配置，相信选用当代 45μm 凸点较宽新科技的先进设备PVC所设将必需透过高达 1.3TB/s/mm 的“ shoreline”（二阶）增益。一般来说，每秒1.3TB的样本可以从芯片的1mm边缘通过。

我不可能会在这里对每一个倍数都详尽解读，但可以肯定的是，所有这些都是为了强调 UCIe 是如何所设为满足性能指标范围连接处的小芯片均需求量的。对于只均需要以很强运输成本实用性的方式也将两个小芯片组合在一个PVC上的芯片的公司来说，有常规PVC法则。对于均需要使两个小芯片的性能指标尽不太可能接近单个单片芯片的芯片的公司来说，先进设备的PVC常规规范准许大量闸口，从而透过大量增益。

同时，新奇的是要特别注意民间组织在延误和核能效率层面的为了让。对于所有PVC类型，延误预计将极低于 2ns，这在拆分从前单片芯片新设计的小芯片新设计里相比较轻要。同时，电源效率范围从常规PVC的极低 0.5 pJ/bit 到高阶PVC的愈来愈极低 0.25 pJ/b。这有助于说明为什么一些芯片的公司心里转入小芯片，因为对离散 PCIe/CXL 菲利的改进型不太可能是除此以外的。

反过来，连结小芯片的天体物理学层对于 UCIe 来说是在此之后。IBM和其他关键人物并很难深入探讨其文书工作法则，但在低阶别上，天体物理学层常规透过了电波形、时钟、交换机体能训练和边带波形。一个 256 字节的流控制单元 (FLIT) 依序是三处理基本上的样本链路。

在此之上是一个外层，该组织叫作 Die-to-Die Adapter。D2D 为小芯片密切关系的交换机状况管理和实例谈判透过了基础。D2D 还统筹通过 CRC 和交换机级轻试为额外的样本可靠性确保透过可选人赞成。

之前，在备忘录层，小芯片的公司有几个并不相同的考虑。UCIe 的官方常规备忘录是 PCI-Express 及其缓存一致的“表兄”，Compute Express Link，它本身框架在 PCIe 之上。在这里咨询他们的考虑时，UCIe 的关键人物考虑了务实的法则：PCIe 和 CXL 仍未得不到了仅有服务业的赞成，因此他们不可能会自己轻新发明轮子，而是要借助备忘录层的基本生存环境。这假定 UCIe 即将以一个只不过充实且经过充分的测试的备忘录层开始运行，该备忘录层可以透过可靠的样本链路和交换机管理，以及缓存正确性等额外的独创动态。无论如何同样轻要的是，这假定顾客和芯片的公司都可以借助他们基本的 PCIe/CXL 软件房地产，

在实践里，如果 UCIe很难以这种方式也借助 PCIe/CXL ，我可能会感到愈来愈加失望。PCIe 新科技已成为其他各种新科技的支柱，整个服务业仍未取而代之试图在基本装置联接均需求量层面激越大 PCIe。

一般来说，民间组织仍未只不过一致透露，UCIe 并不仅限于 PCIe/CXL。如果浮现某些问题并且使用权不愿将其赠与给该常规，则该常规的预见完整版不太可能可能会去除其他备忘录。

之前，芯片的公司也可以自由应用于他们自己的独创/独创备忘录；它们不仅限于应用于PCIe /CXL。UCIe 赞成准许应用于任何其他备忘录的原始/流式备忘录选人项。当然，两个小芯片都均需要赞成这种自定义备忘录才能成立连结，但即使在这种只不过，这也将准许芯片的公司借助 UCIe 常规的天体物理学层面来细化他们自己的新设计/生产。

这也假定基本的联接备忘录，例如 AMD 的 Infinity Fabric，即使转用了 UCIe，也不太可能浮现在任何之外。像 IF 这样的备忘录仅仅比 PCIe/CXL 的灵活性要有用和专业课程得多，考虑到连结 CPU 内核和 I/O 芯片的更加具体的正确性要求，这是有何谓的。换句话说，chiplet 新设计的技术创新仅仅相媲美 UCIe 1.0 的交会。

长时间转变：UCIe 也适常用外部联接？！

尽管 UCIe 的首要轻点是为小芯片透过片上联接，但该常规基本上上包涵了片外的规定。芯片外的方式也。

如果芯片/控制系统的公司不愿，该常规规范准许应用于轻定时器在备忘录分级链路愈来愈远靠近的 UCIe。诚然，这确有通过增加（很多）靠近而牺牲了延误和电压占优。但是 UCIe 推广者不切基本上服务器顾客应用于它在托盘或 pod 分级透过 UCIe 连结，即使在长靠近上也能透过直接的小芯片到小芯片的连结。

这种所设最新奇和最突出的用例是硅亮子学。在那里适配小芯片观念，芯片的公司可以在PVC边缘框架一个一同PVC的亮收发器，然后应用于 UCIe 将其连结到另一个小芯片。这将准许直接从芯片顺利进行亮学联接，截断应用于片外收发器的均需求量（和电力运输成本）。

民间组织还示范了基于外部存储设备/存储装置的观念。以及区别于愈来愈多 SoC 的外部托盘/绘图。

UCIe 1.0 只是一个开始

虽然现在发布了 UCIe 1.0 常规规范，但该常规的关键人物仍未将目亮眼见了该新科技以及该联盟本身的预见。

UCIe 1.0 在较大以往上是一个“交会”常规，它最初是在IBM实际上以基本上的方式也开发的。正因如此，该该联盟将研究其他不太可能的备忘录去除到常规里。到此前，该常规只定义了他们相信是小芯片新设计的四个层面里的两个：天体物理学层和通信控制系统备忘录。该文书工作组努力通过定义常规的小芯片形状环境因素，甚至管理其他小芯片，必要性使融合搭配的小芯片生存环境成为虚幻。

这是在芯片PVC新科技促使变化的改进，这些新科技仍在进步。UCIe 1.0 常规基本上只针对 2D 和 2.5D 芯片PVC定义，而不是像即将问世的 Foveros Direct 这样的 3D 直接芯片对芯片新科技。随着 3D 芯片PVC的问世，常规将均需要愈来愈新以考虑透过的新动态以及愈来愈高的反射率。

但为此，UCIe 将均需要一个合理的该联盟来赞成它，这就是为什么现在的日前既是对新常规的启示，也是对其他的公司转入并设法开发常规的预见给定的宣传。UCIe 民间组织民间团体仍未是一个更加庞大的名单，其里除此以外芯片/IP 新设计者 AMD、Arm、IBM和Verizon、芯片工厂英特尔和三星（和IBM）、芯片PVC的公司 Advanced Semiconductor Engineering 和云量化透过商谷歌、微软公司和 Meta的赞成。

与此比如说，它是芯片服务业许多大玩家（无论是生产者还是消费者）的名人录，但民间组织即将四处寻找愈来愈多成员。务实地说，该常规得不到的认可越大多，它就越大有效和被广泛应用选用，但该文书工作组也得益于于其他的公司的异议，并知晓他们的量化均需求量是什么。

所附：UCIe 1.0 预览文档

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